Cechy
• 2 oddzielne niezależne kanały z interfejsem punkt-punkt dla danych, adresu i poleceń
• Wejścia zegara różnicowego o połowie szybkości transmisji danych CA CK_t/CK_c dla CMD/ADD (CA) na 2 kanały
• Cztery wejścia zegara różnicowego o połowie szybkości transmisji danych WCK_t/WCK_c, każde powiązane z bajtem danych (DQ, DBI_n, EDC) w kanale
• Dane o podwójnej szybkości transmisji danych (DDR) (w odniesieniu do WCK)
• Adres polecenia podwójnej szybkości transmisji danych (DDR) (w odniesieniu do CK)
• 16 banków wewnętrznych
• 4 grupy bankowe dla tCCDL=3 tCK i 4 tCK
• Architektura 16n wstępnego pobierania: 256 bitów na tablicę, dostęp do odczytu lub zapisu na kanał
• Długość serii: tylko 16
• Programowalne opóźnienie ODCZYTU: 9 do 31 tCK
• Programowalne opóźnienie WRITE: od 5 do 8 tCK
• Funkcja WRITE Maska danych za pośrednictwem magistrali CA (maska jedno-/dwubajtowa)
• Inwersja magistrali danych (DBI) i inwersja magistrali adresu poleceń (CABI)
• Trening adresu polecenia: monitorowanie wejścia adresu polecenia za pomocą sygnałów DQ/DBI_n/EDC
• Trening zegara WCK2CK z informacją o fazie za pomocą sygnałów EDC
• Trening odczytu i zapisu danych przez READ FIFO (głębokość 6)
• ODCZYTAJ wstępnie załadowany wzór FIFO za pomocą polecenia LDFF
• Bezpośrednie ładowanie danych do READ FIFO za pomocą polecenia WRTR
• Kolejne odczytywanie READ FIFO przez polecenie RDTR
• Integralność transmisji danych odczytu/zapisu zabezpieczona przez cykliczną kontrolę nadmiarowości przy użyciu CRC o połowie lub pełnej szybkości transmisji danych
• ODCZYT/ZAPIS EDC tryb włączania/wyłączania
• Programowalny wzór zatrzymania EDC dla CDR
• Programowalne opóźnienie CRC READ=1 do 4 tCK i opóźnienie CRC WRITE=10 do 16 tCK
• Tryby niskiego poboru mocy
• Wbudowany czujnik temperatury z odczytem
• Automatyczne ładowanie wstępne dla każdego dostępu do serii
• Tryby automatycznego odświeżania i samoodświeżania
• 32 ms, automatyczne odświeżanie (16 tys. cykli)
• Częstotliwość samoodświeżania kontrolowana przez czujnik temperatury i samoodświeżanie częściowej tablicy
• Odświeżenie według banku /-2-odświeżenie według banku
• Zakończenie na matrycy (ODT)
• Autokalibracja ODT i mocy wyjściowego sterownika z zewnętrznym rezystorem ZQ
• Programowalne zakończenie i przesunięcie siły przetwornika (40 omów do 60 omów)
• Wewnętrzny VREF dla wejść danych i wejść CA z programowalnymi poziomami
• Oddzielny wewnętrzny VREF dla wejść CA (polecenie/adres)
• ID1 i ID2 dostawcy do identyfikacji
• Konfiguracja trybu x16/x8 ustawiana przy włączaniu za pomocą EDC
• Konfiguracja trybu pseudokanałowego (tryb PC) ustawiana przy włączaniu za pomocą CA6
• Zasilanie 1,35 V plus /- 0.0405 V do pracy urządzenia (VDD) (poszczególne części obsługują 1,25 V plus 0,0375 V)
• Zasilanie 1,35 V plus /- 0.0405 V dla interfejsu we/wy (VDDQ) (specjalne części obsługują 1,25 V plus 0,0375 V)
• Zasilanie 1,8 plus 0,108 V / - 00,054 V dla VPP
• Pakiet 18 kulek 0 BGA o skoku 0,75 mm
• Skanowanie granic zgodne z IEEE1149.1
Popularne Tagi: k4z80325bc-hc14, Chiny, dostawcy, producenci, hurtownia, w magazynie
