Rodzina max® II błyskawicznych, nieulotnych CPLD opiera się na procesie 0,18-μm, 6-warstwowym metal-flash, o gęstościach od 240 do 2 210 elementów logicznych (LE) (128 do 2 210 równoważnych makrokomórek) i nieulotnym magazynie 8 Kbits. Urządzenia MAX II oferują wysoką liczbę wejść/wyjść, wysoką wydajność i niezawodne dopasowanie w porównaniu z innymi architekturami CPLD. Wyposażone w rdzeń MultiVolt, blok pamięci flash użytkownika (UFM) i ulepszoną programowalność wewnątrzsystemową (ISP), urządzenia MAX II zostały zaprojektowane w celu zmniejszenia kosztów i mocy, zapewniając jednocześnie programowalne rozwiązania dla aplikacji takich jak mostkowanie magistrali, rozszerzanie I/O, resetowanie zasilania (POR) i kontrola sekwencjonowania oraz kontrola konfiguracji urządzenia.
Funkcje
CPLD MAX II ma następujące cechy:
■ Niski koszt i niski pobór mocy CPLD
■ Natychmiastowa, nieulotna architektura
■ Prąd czuwania już od 25 μA
■ Zapewnia szybkie opóźnienie propagacji i czasy zegara do wyjścia
■ Zapewnia cztery globalne zegary z dwoma zegarami dostępnymi na blok tablicy logicznej (LAB)
■ Blok UFM do 8 Kbits dla nieulotnej pamięci masowej
■ Wielowoltowy rdzeń umożliwiający zewnętrzne napięcie zasilania urządzenia 3,3 V/2,5 V lub 1,8 V
■ Wielowoltowy interfejs I/O obsługujący poziomy logiczne 3,3 V, 2,5 V, 1,8 V i 1,5 V
■ Architektura przyjazna dla magistrali, w tym programowalna prędkość narastania, siła napędu, hamulec magistrali i programowalne rezystory podciągające
■ Wyzwalacze Schmitta umożliwiające wejścia odporne na hałas (programowalne na pin)
■ Wejścia/wyjścia są w pełni zgodne ze specyfikacją magistrali pcI PCI PcI Peripheral Component Interconnect Special Interest Group (PCI SIG), wersja 2.2 dla pracy 3,3 V przy 66 MHz
■ Obsługuje gniazda podczas pracy
■ Wbudowany obwód testu granicznego (BST) Joint Test Action Group (JTAG) zgodny z IEEE Std. 1149.1-1990
■ Obwody ISP zgodne z IEEE Std. 1532
Popularne Tagi: epm1270t144i5n, Chiny, dostawcy, producenci, hurt, w magazynie
